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FPGA Engineer
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Freienbach, Schwytz
Vivado. VHDL-2008 proficiency. VUnit: a test framework for HDL. FPGA timing constraints with
Synopsys
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Date de publication : 20 avril 2024
Mask data Engineer - Integrated Photonics (FR/CH/BE)
Ligentec
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Lausanne
with EDA tools used in mask data preparation, preference on Mentor,
Synopsys
Experience with scripting languages (e.g., Python...
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Date de publication : 7 mars 2024
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